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BIT1612 10-Bit Digital Video Decoder with OSD and T-CON

PLL Half Clock Output

0: Normal

R_PLL_HALFCK 0x158[2] RW 1

1: Half Clock

PLL Clock Control

0: Normal

R_PLL_SEL 0x158[3] RW 1

1: DIV ((R_PLL_DP+1)*2)

Auto Switch Mode 0 Input Widows Setup

R_PLL_DM_M0 0x159[4:0] RW 5 PLL DM Value 0x08

R_PLL_DN_M0 0x15A[6:0] RW 7 PLL DN Value 0x09

R_PLL_DP_M0 0x15B[5:0] RW 6 PLL DP Value 0x00

Auto Switch Mode 1 Input Widows Setup

R_PLL_DM_M1 0x15C[4:0] RW 5 PLL DM Value 0x08

R_PLL_DN_M1 0x15D[6:0] RW 7 PLL DN Value 0x09

R_PLL_DP_M1 0x15E[5:0] RW 6 PLL DP Value 0x00

PLL_OUT

(R_PLL_DN+1)

(R_PLL_DM+1)

R_PLL_HALFCK

((R_PLL_DP+1)*2)

R_PLL_SEL

OSC_Freq_Sel

Figure 6-50 PLL Frequency Formula

6.37 Auto Detection

BIT1612 提供七種輸入訊號偵測機制，分別為 PCLK Base SYNC Detection、XCLK Base HSYNC Detection

、Mode Change Detection、Mode Type Detection、Even/Odd Type Detection、Data Enable Signal Detection

和 No Signal Detection。

1. PCLK Base SYNC Detection:

以 PCLK 偵測 External HSYNC、External VSYNC Low Pulse Width 及 Total SYNC Width，其主要作為

SYNC 極性判別及模式的偵測，此偵測機制 Power On 時就會自動啟動且無法由 MCU 去終止或啟動，

其操作步驟如下：

(讀取偵測 SYNC 資料：)

2. XCLK Base HSYNC Detection:

以 XCLK 偵測 External HSYNC，其主要作為模式的判別。此偵測機制會以 XCLK 為基準計算 Input

HSYNC Low Level Width 和 HSYNC High Level Width，其操作步驟如下：

(讀取偵測 HSYNC 資料：)

3. Mode Change Detection:

偵測 VSYNC 變化量，如果 VSYNC 變化量大於 8 條 HSYNCs，將會經由 Interrupt 機制回應給 MCU 得

知，其操作步驟如下：

Set Interrupt Enable (Register: 0x004[2])。

如果 VSYNC 變化量大於

8，將會由 INT Pin 發出 Interrupt，亦可藉由輪詢的方式讀取 Interrupt Flag

(Register: 0x002[2]) 而得知。

4. Mode Type Detection:

1 2 ... 78 79 80 81 82 83 84 85 86 87 88 ... 114 115

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