Zoom V3 1612 Bedienungsanleitung Seite 18
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Bewertet. / 5. Basierend auf Kundenbewertungen
BIT1612 10-Bit Digital Video Decoder with OSD and T-CON
8
6 Functional Description
6.1 Version Control
BIT1612 內部提供硬體版本資訊及軟體版本資訊，兩組 Register 作為版本控管使用，相關 Register 請參考下
表。
Table 6-1 Version Control Register
Mnemonic Address R/W Bits Description Default
[1:0] Product version
[4:2] Product Number
R_HW_VER 0x000 R 8
[7:5] Product Group
0xAC
R_SW_VER 0x001 RW 8 Software Version Control 0x00
6.2 Interrupt Function
BIT1612 Interrupt Function提供INT Pin (共有Pin 72、 Pin 71 和Pin 70，R_RTSx_SEL = 0x0B) 作為Interrupt
Trigger Output (請參考“
6.10 Special Output Setup”小節的說明)，經由Register可設定為Edge or Level trigger
output。當 Level Trigger時並可設定為High or Low Active，若 為 Edge Trigger時則可設定為Falling or Rising Active
。其Interrupt架構採用三層架構 (FLAG、ACK and MASK)，架構請參考Figure 6-1。BIT1612 提供 8 個Interrupt
Flags 和 12 個 Interrupt Sources請參考下表
Table 6-2，相關Registers設定請參考 Table 6-3 和 Table 6-4。
Table 6-2 Interrupt Source and Flags
Interrupt Source Bit Function
R_INTSIGIN_SEL (0x0FB[5]) = 0
Active when Input HSYNC Has Some
Changes in 2047 XCLKs
R_HASSIG_FLAG 0
R_INTSIGIN_SEL (0x0FB[5]) = 1
Active when Video Decoder Lock
Selected Source (HLCK & SYNC_RDY
& STD_RDY & AGC1_RDY &
AGC2_RDY) (see
Table 6-4)
R_INTSIGIN_SEL (0x0FB[5]) = 0
Active when Input HSYNC Has No
Change in 2047 XCLKs
R_NOSIG_FLAG 1
R_INTSIGIN_SEL (0x0FB[5]) = 1
Active when Video Decoder Un-Lock
Selected Source (HLCK & SYNC_RDY
& STD_RDY & AGC1_RDY &
AGC2_RDY) (see
Table 6-4)
R_INTMODECHG_SEL (0x0FB[6]) = 0
Active when Input VSYNC Variation
Larger than 8 HSYNCs
R_MODE_FLAG 2
R_INTMODECHG_SEL (0x0FB[6]) = 1
Active when Video Decoder FIDT
(50Hz/60Hz) Changes
Active when Selected VSYNC Falling Edge Occurs
R_INTVS_POL (0x005[4]) = 0 VSYNC Normal
R_VSYNC_FLAG 3
R_INTVS_POL (0x005[4]) = 1 VSYNC Invert
R_INT_ERRSEL (0x006[4]) = 0 Active when Timer 0 Overflow
R_ERROR1_FLAG 4
R_INT_ERRSEL (0x006[4]) = 1
Active when Line Buffer Error Type 1
Occurs
R_INT_ERRSEL (0x006[4]) = 0 Active when Timer 1 Overflow
VP
R_INT_ERRSEL (0x006[4]) = 1
Active when Line Buffer Error Type 2
Occurs
R_ERROR2_FLAG 5
VD From SRC2 (AIN2) or SRC12 (AIN12) or SRC11 (AIN11) (see
Table 6-4)
R_MVCC_FLAG 6 MV or CC Detection (see Table 6-4)
R_IRKEY_FLAG 7
Active when IR Remote Control Detection is Ready or
Active when GPI (General Purpose Input) Status Changes
- BIT1612 1
- Content 2
- 1 General Description 11
- 2 Features 11
- 3 Order Information 13
- 4 Block Diagram 13
- 5 Pin Definition 14
- 6 Functional Description 18
- 6.4 Pad Type Setup 22
- 6.6 System Enable and Reset 23
- 6.7 Clock Domain Systems 24
- Panel Active Window 26
- Blank Range 26
- HSYNC Output 26
- VSYNC Output 26
- 6.9 Output Data Path 27
- 6.10 Special Output Setup 28
- Input VSYNC 29
- Output VSYNC 29
- 6.12 TCON Function 30
- 6.15 Background 2 33
- 6.17 Auto Blank Screen 34
- Input Image Window 35
- HSYNC Input 35
- VSYNC Input 35
- (Internal VD) 36
- R0 R1 R2 R3 R4 R5 R6 R7 R8 R9 37
- G0 G1 G2 G3 G4 G5 G6 G7 G8 G9 37
- B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 37
- 6.20.7 RGB565 38
- 6.21 Input Mode Selection 39
- Background 41
- 6.24 Scaling Engine 42
- 6.25 Timing Adjustment 45
- Pre-Image Enhancement 46
- Post-Image Enhancement 46
- 6.26.3 Sharpness Process 47
- 6.26.7 LUT Gamma Correction 48
- 6.26.8 Dither 48
- Factor 0x80 49
- 6.27 PWM Function 50
- R_PWM_REF 51
- Base on panel clock 51
- R_PWM_FREQ 51
- R_PWM_DUTY 51
- Base on reference clock 51
- 6.28.5 VBI Data Slicer 55
- 6.28.6 Source Detection 55
- 6.28.7 Luminance Process 56
- 6.28.8 Chroma Process 57
- 6.28.9 Comb Filter Process 58
- 6.28.10 AGC and ACC Process 60
- 6.28.11 AFE and PLL Control 63
- 6.30 Serial RGB Output 68
- 6.31 BIT1690 Interface 68
- 6.32 OSD Function 69
- 6.32.2 OSD Memory Mapping 70
- R_Wx_INDEXS 71
- R_Wx_INDEXE 71
- R_BANK_SEL = 000 72
- If Display RAM 72
- {0x503[4],0x403[6:0]} = 72
- {0x501[4],0x401[6:0]} 73
- R_Wx_INDEX_S 76
- R_OSD_LAYER[2:0] = 001 77
- 6.32.7 OSD Clock Control 79
- 6.33 Timer 80
- 6.34 IR Decoder Function 81
- 6.35 GPI and KEY Function 82
- 6.36 PLL and OSC Pads 82
- 6.37 Auto Detection 83
- 01: From VSYNC1 Pin 85
- 10: From HSYNC2 Pin 85
- 11: From VSYNC2 Pin 85
- 7 User Interface 86
- 7.2.1 Architecture 89
- 7.2.2 Instruction Set 91
- 7.2.3 Start and Interrupt 94
- 7.2.6 Watch Dog Timer 95
- 7.2.8 TWSI Write/Read 96
- 7.2.9 SPI Interface 96
- 7.2.10 Debug Mode 96
- 7.3 Slave Mode 97
- 7.3.2 TWSI Protocol 98
- From Pin 104 Setting 100
- From Pin 105 Setting 100
- 8 Timing Diagram 101
- 9 Electrical Characteristic 103
- 10 Soldering Information 104
- 11 Package Information 105
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